媒體報道指出，臺積電在臺灣省新竹寶山工廠的2nm工藝試產(chǎn)已經(jīng)取得了顯著成果，良率達到了60%，這一數(shù)字超出了公司內(nèi)部的預(yù)期。此外，臺積電計劃在明年上半年在高雄工廠啟動2nm工藝的試產(chǎn)工作。

據(jù)悉，批量生產(chǎn)芯片的代工廠通常需要70%甚至更高的良率才能保證效率。臺積電目前的進展表明，在2nm工藝大規(guī)模量產(chǎn)之前，公司有足夠的時間將良率提升至量產(chǎn)標準。

隨著2nm時代的到來，晶圓的價格也出現(xiàn)了顯著上漲。消息人士透露，2nm晶圓的價格已經(jīng)超過了3萬美元，而目前3nm晶圓的價格大約在1.85萬至2萬美元之間。這一對比顯示，2nm工藝的價格將會大幅提升。

臺積電的訂單報價包含了多種因素，與具體客戶和訂單量有關(guān)，因此部分客戶可能會獲得一定的優(yōu)惠。目前3萬美元的價格只是一個大致的數(shù)字。

公開報道顯示，自2004年臺積電推出90nm芯片以來，晶圓報價經(jīng)歷了顯著的增長。從90nm的近2000美元到2016年10nm的6000美元，再到7nm和5nm的破萬報價，5nm甚至高達16000美元，而且這些價格還未計入臺積電2023年6%的漲幅。

今年10月份，高通和聯(lián)發(fā)科等公司旗艦芯片的制程工藝全部轉(zhuǎn)向3nm，引發(fā)了終端產(chǎn)品的漲價潮。半導體業(yè)內(nèi)人士預(yù)計，由于先進制程的報價居高不下，芯片廠商成本上升，這可能會導致他們將成本壓力轉(zhuǎn)嫁給下游客戶或終端消費者。

臺積電在2nm制程節(jié)點上首度使用Gate-all-around FETs晶體管，并且N2工藝還能結(jié)合NanoFlex技術(shù)，為芯片設(shè)計人員提供了更多的靈活性。與現(xiàn)有的N3E工藝相比，N2工藝預(yù)計在相同功率下性能提升10%至15%，或在相同頻率下功耗降低25%至30%，同時晶體管密度也將提升15%。這些技術(shù)的進步將為芯片行業(yè)帶來新的發(fā)展機遇。

生成海報

免責聲明：本網(wǎng)站內(nèi)容主要來自原創(chuàng)、合作伙伴供稿和第三方自媒體作者投稿，凡在本網(wǎng)站出現(xiàn)的信息，均僅供參考。本網(wǎng)站將盡力確保所提供信息的準確性及可靠性，但不保證有關(guān)資料的準確性及可靠性，讀者在使用前請進一步核實，并對任何自主決定的行為負責。本網(wǎng)站對有關(guān)資料所引致的錯誤、不確或遺漏，概不負任何法律責任。任何單位或個人認為本網(wǎng)站中的網(wǎng)頁或鏈接內(nèi)容可能涉嫌侵犯其知識產(chǎn)權(quán)或存在不實內(nèi)容時，應(yīng)及時向本網(wǎng)站提出書面權(quán)利通知或不實情況說明，并提供身份證明、權(quán)屬證明及詳細侵權(quán)或不實情況證明。本網(wǎng)站在收到上述法律文件后，將會依法盡快聯(lián)系相關(guān)文章源頭核實，溝通刪除相關(guān)內(nèi)容或斷開相關(guān)鏈接。